一种通信用低噪声低噪声电荷泵锁相环的研究与设计_孟海舟

一种通信用低噪声低噪声电荷泵锁相环的研究与设计_孟海舟

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文集编号: 2015060808928

文档介绍

电荷泵锁相环(CPPLL)是集成电路设计及应用中地位突出的电路之一,它可以跟踪一个参考时钟信号的脉冲及相位变化,对频率大小进行综合或者倍频,然后输出一定频率及相位信号的闭环控制系统。在具体的应用中,它可以应用在芯片的时钟系统,也可以应用在无线通信领域中的收发脉冲信号系统。目前,随着集成电路设计中最小线宽的逐步变小和芯片电源电压的逐步降低,很多具体实现场合均对PLL的各方面的特性,如噪声特性、俘获特性、锁定特性,均给予了新的需求,相位噪声、抖动特性的优化设计逐渐成为集成电路设计的一个难点和前沿课题。针对于无线通信系统中电荷泵锁相环的应用,本论文提出了一种用于通信收发系统中低噪声电荷泵锁相环,电源电压为2.5V,输出频率为216.7MHz-433.3MHz,并基于华虹NEC CMOS0.35μm工艺对各模块电路和电路总体进行设计和仿真,最后给出了本课题的版图。本课题论文首先对锁相环的顶层电路及每个子电路分别进行了特性研究,阐述了每个子电路的特性,并对比了每个子电路之间的差别,说明了本课题中使用的子电路及使用的原因。接着对PLL的噪声特性给出了更深层次的研究,分析了电荷泵锁相环中的数量级较大的噪声来源和科研中常用的噪声指标。然后给出了各模块电路的具体设计,如低噪声的压控振荡器(VCO)、无死区的鉴频鉴相器(PFD)、低毛刺的电荷泵(CP)等,并着重介绍压控振荡器的设计,对压控振荡器及锁相环系统相位噪声的进行了更深层次的建模和分析,给出了一个全新的优化相噪的电路。本文在末尾,将模块组合成为系统后,结合通信收发终端对低功耗的要求,以降低输出噪声和降低功耗为出发点,从环路带宽大小着手对本设计进行了优化和改进,并仿真分析了系统在不同的工艺角、温度和电源电压下的工作情况。相对于传统的电荷泵锁相环,本文中设计的压控振荡器及计的低毛刺的电荷泵,比传统结构降低约20dB。总体仿真中,锁相环在频偏为1MHz的相位噪声为-86dBc/Hz。从仿真及验证结果能够推断,本课题设计中的所有子电路以及顶层电路均达到了最初的要求标准。

贡献者

沙城新来的

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