锁相环(PLL)广泛应用于数字集成电路的时钟发生器，无线通信系统的频率合成器和数据时钟恢复电路中，因此高性能的PLL的研究及其应用一直是集成电路设计领域的一个热点。本课题研究的自偏置锁相环是用于图像处理ASIC和SoC的时钟发生器，该锁相环结构简单、可移植性高，因此具有重要的研究意义。本文描述了二阶电荷泵锁相环组成电路模块及其线性数学模型，分析并推导出二阶电荷泵锁相环的闭环传递函数及环路参数：固有频率(Natural Frequency)?N数和阻尼因子(Damping Factor)?。讨论了上面两个参数的对锁相环系统的影响，并给出了要得到固定的阻尼因子?和固定的环路带宽与工作频率?N/?REF，需要怎样的电路参数条件。然后通过分析了自偏置锁相环的原理和线性数学模型，得出其环路参数?N和?为常数，表明该自偏置锁相环具有良好的可移植性。为了提高集成度以及便于数字制造工艺兼容，自偏置锁相环的环路滤波电容采用CMOS器件电容来实现。环路滤波电阻不是采用无源电阻，而是通过对称负载结构来实现的，避免了由于电阻不精确对环路的影响。为了防止死区效应，鉴频鉴相器的复位路径上添加了一定的延时。偏置产生电路实现两个功能：一是根据系统的工作状态建立动态偏置点，实现自偏置功能；二是通过叠加原理实现比例-积分环路滤波器功能。零失调电荷泵采用差分延时单元构成；压控振荡器采用四级环形压控振荡器结构。本课题完成了自偏置锁相环的电路设计与仿真，版图的设计，并采用0.18μm全数字CMOS工艺流片，最终测试结果表明该锁相环能够实现四种频点的输出，达成预期各项设计规格要求，能够作为图像处理ASIC和SoC系统的时钟发生器