随着当今电子技术的迅速发展，系统对频率源的要求也越来越高，一个高质量的频率源包括低相噪、高分辨率、宽频带、低的频率跳变时间、易于集成以及高稳定性等特征。高纯源已成为了当今研究的热门课题。本文设计主要分两个部分：锁相环(PLL)和延时线锁频环(FLL)。其中锁相环采用常用的小数分频使频率的分辨率达到1Hz，针对小数分频杂散较大的问题采用调制和电荷泵DAC增益补偿来改善。本文首先介绍了延时线锁频技术改善相噪相关理论并进行推导，继而在此基础上对延时线锁频锁相环给出了总体方案设计，并细分为小数分频锁相环方案设计和延时线锁频环方案设计。根据方案主要设计了两个环路的硬件电路部分，其中锁相环电路介绍其主要的部分：诸如鉴相器电路、电荷泵电路、可变环路滤波器电路、分频电路以及VCO电路的设计。延时线锁频环则主要介绍其压控移相器和混频鉴相器部分。完成后还具体介绍两种稳幅压控振荡器的仿真设计过程。本文最后对设计的电路进行测试，其结果比较符合设计需求。最终，本文设计的频率源利用延时线鉴频技术实现了对锁相环相噪的改善。设计的锁相环的具体指标为：频率范围(500MHz-1GHz)，相位噪声(≤-100dBc/Hz@20kHz)，频率分辨率(1Hz)，输出功率(+10dBm)，在接入延时线锁频环以后对相噪改善大约为10dB。由于在设计时没有全面考虑到快速跳变时候的采样学习电路，所以最后快速跳变时频偏较大，需要对信号进行较大的补偿以纠正频偏。最后由于时间的关系，在锁频锁相环中使用的是商业化压控振荡器以保证课题可以顺利完成，后期只要对所设计的VCO投板调试，就可以成功地运用到所设计的频率源中。